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AD1940
DIGITAL TIMING
Table 5 Digital Timing
1
Parameter
t
MP
MCLK Period
t
MP
MCLK Period
t
MP
MCLK Period
t
MP
MCLK Period
t
MP
MCLK Period
t
MDC
MCLK Duty Cycle
t
BIL
BCLK_IN LO Pulse Width
t
BIH
BCLK_IN HI Pulse Width
t
LIS
LRCLK_IN Setup
t
LIH
LRCLK_IN Hold
t
SIS
SDATA_INx Setup
t
SIH
SDATA_INx Hold
t
LOS
LRCLK_OUTx Setup
t
LOH
LRCLK_OUTx Hold
BCLK_OUTx Falling to
LRCLK_OUTx Timing Skew
t
SODS
SDATA_OUTx Delay
t
SODM
SDATA_OUTx Delay
t
CCPL
CCLK Pulse Width LO
t
CCPH
CCLK Pulse Width HI
t
CLS
CLATCH Setup
t
CLH
CLATCH Hold
t
CLPH
CLATCH Pulse Width HI
t
CDS
CDATA Setup
t
CDH
CDATA Hold
t
COD
COUT Delay
t
RLPW
RESETB LO Pulse Width
Rev. 0 | Page 4 of 32
Comments
512 f
S
mode
384 f
S
mode
256 f
S
mode
64 f
S
mode
Bypass mode
Bypass mode
To BCLK_IN rising
From BCLK_IN rising
To BCLK_IN rising
From BCLK_IN rising
Slave mode
Slave mode
Min
36
48
73
291
12
40
4
2
12
0
3
2
2
2
Max
244
366
488
1953
60
Unit
ns
ns
ns
ns
ns
%
ns
ns
ns
ns
ns
ns
ns
ns
t
TS
2
ns
Slave mode, from BCLK_OUTx falling
Master mode, from BCLK_OUTx falling
To CCLK rising
From CCLK rising
To CCLK rising
From CCLK rising
From CCLK rising
1 × INTMCLK (14)
2
1 × INTMCLK (14)
2
0
2 × INTMCLK + 4 (32)
2
2 × INTMCLK (28)
2
0
2 × INTMCLK + 2 (30)
2
10
17
17
4 × INTMCLK +18 (74)
2
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1
All timing specifications are given for the default (I
2
S) states of the serial input control port and the serial output control ports. See
2
These specifications are based on the internal master clock period in a specific application. In normal operation, the master clock runs at 1,536 × f
s
, so the internal master
clock at f
s
= 48 kHz has a 14 ns period. The values in parentheses are the timing values for f
s
= 48 kHz.
.
Table 32
PLL
Table 6.
Parameter
Lock Time
Min
Typ
3
Max
20
Unit
ms
REGULATOR
Table 7.
Parameter
VSENSE Output Voltage
Min
2.25
Typ
2.5
Max
2.68
Unit
V
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